●    高集成度

数字TR组件为高性能、高集成度的数模混合FDD8收8发组件。该组件集双工器、射频放大、混频、本振与数模/模数转换为一体,采用超外差结呃!怎么回事?她却心潮起伏不已。构



图3数字TR模块功能框图


采用频分双工的形式同时对信号进行接收和发射;在接收方向:数字TR组件完成8路S频段射频信号低噪声放大、滤波、模拟下变频、ADC、数字下变频已经并/串转换等相关数字化处理;在发射方向:数字TR组件完成8路上行数字信号串/并转换、数字上变频、DAC、模拟上变频、滤波及功率放大等处理;数字逻辑处理与接口单元完成8路发射信号和8路接收信号的DDC、DUC、通道均衡、并/串转换以及多通道数据复用等处理,并基于串行传输协议通过10Gbps高速数字传输与下一级信号预处理板卡互联

 

●    超高收发隔离

在设计中为了保证150dB大隔离度的要求下,采用收发分腔设计,收发电路分别附着于双工器的正反两面。采用三维互联技术,一体化设计减少连接器数量,如功放与双工器的集成设计,保证了发射泄露最小,避免影响隔离的同时最大化利用了空间布局。部分电路采用数模一体化布局布板,板层高达14层,进一步提高了数模集成度


●    数模同步

在数字硬件设计中为了实现时钟同步,采用同样一个参考时钟源,且选用了高频率稳定度、高精度PLL、低达fs级抖动的PLL来实现对内部要求的各路由参考时钟衍生的时钟产生。在电路设计上,严格规范走线形式,以降低走线的分布参数和空间干扰引起的时钟质量的恶化,从而保证时钟同步质量。

在多路A学习像滚雪球?“小明就是机灵。”DC和多路DAC同步上,PCB设计走线均严格控制时钟和数据线等长,同时通过选用灵活可配的给ADC和DAC衍生时钟芯片,选用内部时钟延迟TAP值可配的ADC芯片,采用软件调整计算的方式来校正每路ADC和DAC的时钟源偏差、各路ADC及DAC时钟走线偏差、各ADC采样时刻点之间或DAC转换时间点的偏差、开机随机相位误差等待。在开机时统一执行校正和同步操作,实现开机后高达ps级别的同步性能


●   工作频率:S频段

●   发射带内多信号共存:信号数≤16,信号瞬时带宽≤101MHz,典型信号形式包括单音、调幅、调频、调相、直接扩频等波形

●   输入信号:14bit IQ采样串行数据流

●   平均输出功率:≥22.5dBm(单载波输出值天线连接器)

●   发射增益:30dB可调范围,1dB步进

●   功放三阶互调:在工作频率范围内输入任意频率间隔总功率低于额定功率7dB的两载波时,三阶互调≤-49dBc;输入三个及以上载波时,两两载波之间三阶互调≤-47dBc

●   额定功率发射时,落于接收带内的个阶有源/无源交调、谐波、杂散等干扰谱线引起的接收通道噪声温度的增加(折算到场放输入端)不大于10K

●   杂波抑制:≤-60dBc(含RF滤波器测试)

●   二次、三次谐波:≤-60dBc(含RF滤波器测试)

●   发射带外抑制:≤-45dBc(暂定)

●   接收信号动态范围:-170.8dBm~-98.8dBm(天线连接器入口)

●   噪声系数≤1.5dB(常温下测量)

●   接收增益:60~100dB可调,1dB步进可调

●   输出信号:14bit IQ采样串行数据流

●   输入场放(LNA)IIP3≥13dBm

●   无杂散动态范围:≤-76dBc(输出-1BFS单音信号)

●   本振、射频杂波抑制:≤-72dBc

●   镜频抑制:≤-60dBc


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